崗位職責(zé)：
1. 負(fù)責(zé)芯片頂層或IP集成驗(yàn)證
2. 與設(shè)計(jì)人員共同制定驗(yàn)證規(guī)格和測試計(jì)劃，并搭建基于UVM的驗(yàn)證平臺
3. 執(zhí)行驗(yàn)證計(jì)劃，編寫測試用例，開展遞歸測試，完成問題的調(diào)試和修復(fù)
4. 負(fù)責(zé)覆蓋率收斂，并設(shè)計(jì)和編寫測試用例完成signoff前的cross-check
5. 開展門級功能和時(shí)序仿真
6. 為芯片的bringup提供支持
任職要求：
1. 電子工程相關(guān)專業(yè)本科8年以上或碩士5年以上ASIC驗(yàn)證經(jīng)驗(yàn)；
2. 熟悉 UVM 驗(yàn)證方法學(xué)，IES/VCS 等驗(yàn)證工具及流程
3. 良好的 Verilog 和 SystemVerilog 開發(fā)能力
4. 有開發(fā)驗(yàn)證模塊和 UVM testbench 的實(shí)際經(jīng)驗(yàn)
5. 出色的分析和解決問題的能力
6. 熟悉腳本語言如 Python、Perl、Shell、Makefile
7. 有編寫SystemVerilog Assertion 經(jīng)驗(yàn)更佳
8. 需要具備良好的溝通能力以及較強(qiáng)的工作主動性。